Diseño y caracterización de criptocircuitos seguros y resistentes a ataques físicos.

A diario personas de todo el mundo hacen uso de dispositivos electrónicos en los que almacenan o con los que intercambian información privada. La confidencialidad y privacidad es un derecho frente a posibles intrusos, por lo que la seguridad en las nuevas tecnologías es un factor de transcendental importancia que exige la atención de la comunidad científica. Los dispositivos electrónicos considerados “seguros”, de facto cualquier dispositivo electrónico de uso en telecomunicaciones o que maneje información relevante, hacen uso de la criptografía para garantizar la confidencialidad, autenticación e integridad de los datos procesados. Estos dispositivos criptográficos implementan algoritmos matemáticamente seguros, pero que, debido a su implementación física, pueden revelar información sensible por las fugas de información durante su operación, que pueden ser aprovechadas por un atacante para revelar la clave secreta del dispositivo. Estos ataques, conocidos como ataques de canal lateral, o simplemente ataques laterales, son muy efectivos y explotan información como puede ser el consumo de potencia, emisión electromagnética o tiempos de ejecución, entre otros, para revelar la clave secreta. La comunidad científica ha centrado su esfuerzo en el diseño de contramedidas para evitar este tipo de ataques. El objetivo principal de esta Tesis es aumentar la seguridad de dispositivos criptográficos hardware frente ataques laterales. Para conseguir este objetivo se han realizado las 3 siguientes macro tareas: 1. Medidas de vulnerabilidad de un dispositivo criptográfico (realización de ataques y métricas de seguridad). 2. Propuestas de contramedidas. 3. Evaluación de su seguridad. Para la medida de vulnerabilidad de los dispositivos criptográficos, se han implementado tanto ataques basados en el consumo de potencia, como ataques electromagnéticos o el uso de otras métricas como por ejemplo el t-test. Para probar la efectividad de los ataques, se han realizado sobre sistemas de clave privada, utilizándose como demostradores cifradores de bloque (AES y una parte del algoritmo KASUMI) y cifradores de flujo (Trivium). Estas medidas se han realizado tanto en entornos de simulación como de forma experimental, sobre implementaciones ASIC o FPGA. Además, se han evaluado diferentes métricas y test alternativos para poder evaluar la seguridad en diferentes etapas de diseño, así como el poder determinar el nivel de seguridad sin tener que llevar a cabo un ataque completo. Por otra parte, se han propuesto diferentes metodologías de diseño de contramedidas frente ataques laterales aplicadas a diferentes niveles de abstracción. Las propuestas a nivel de transistor consisten en modificar las estructuras de las celdas lógicas diseñadas para poder obtener un consumo de potencia igual independientemente del dato procesado. A nivel de puerta se proponen diferentes técnicas que varían la temporización del circuito, modificando así los niveles de seguridad alcanzados por los criptocircuitos diseñados. Estas contramedidas, son complementarias y por tanto ambas aplicables en un mismo diseño. Finalmente, cumplidas las dos tareas anteriores, se ha pasado a una etapa de diseño donde se han integrado en un ASIC los casos de estudio que implementan bloques criptográficos aplicando las contramedidas propuestas a lo largo del desarrollo de la Tesis. La caracterización de los diferentes casos de estudio determinará de forma experimental la ganancia en seguridad obtenida por cada contramedida.Every day, people all over the world use electronic devices to store or exchange private information with each other. Confidentiality and privacy is a right against possible intruders, so security in new technologies is an important factor that requires the attention of the scientific community. Electronic devices considered "secure", in fact any electronic device for use in telecommunications or handling relevant information, make use of cryptography to ensure the confidentiality, authentication and integrity of the data processed. These cryptographic devices implement mathematically secure algorithms, but due to their physical implementation, they can reveal sensitive information due to data leaks during their normal operation, which can be exploited by an attacker to reveal the device’s secret key. These attacks, known as side channel attacks, are very effective and exploit information such as power consumption, electromagnetic radiation or timing, among others, to reveal the secret key. The scientific community has focused its efforts on the design of countermeasures to prevent this type of attack. The main objective of this Thesis is to increase the security of hardware cryptographic devices against side channel attacks. To achieve this objective, the following 3 tasks have been carried out: 1. Vulnerability measurements of a cryptographic device (execution of attacks and security metrics). 2. Proposals for countermeasures. 3. Security assessment. To measure the vulnerability of cryptographic devices, attacks based on power consumption, electromagnetic attacks or the use of other metrics such as t-test have been implemented. To test the effectiveness of the attacks, they have been performed on private key systems, using block cipher demonstrators (AES and a part of the KASUMI algorithm) and stream ciphers (Trivium). These measurements have been carried out both in simulation environments and experimentally on ASIC or FPGA implementations. In addition, different alternative metrics and tests have been evaluated in order to evaluate security at different stages of design, as well as to determine the level of security without having to carry out a complete attack. On the other hand, different methodologies have been proposed for the design of countermeasures against side channel attacks applied at different levels of abstraction. The proposals at the transistor level consist of modifying the structures of the designed logic cells to obtain an equal power consumption independently of the processed data. At the gate level, different techniques are proposed that vary the timing of the circuit, thus modifying the security levels achieved by the designed cryptocircuits. These countermeasures are complementary and therefore both applicable in the same design. Finally, once the two previous tasks had been completed, a design stage has been undertaken where the case studies implementing cryptographic blocks have been integrated into an ASIC, applying the countermeasures proposed throughout the development of the Thesis. The characterization of the different case studies will experimentally determine the security gain obtained by each countermeasure

Low-Power Differential Logic Gates for DPA Resistant Circuits

Comunicación presentada en el 17th Euromicro Conference on Digital System Design (DSD), celebrado en Verona (Italia) del 27 al 29 de Agosto de 2014Information leakaged by cryptosistems can be used by third parties to reveal critical information using Side Channel Attacks (SCAs). Differential Power Analysis (DPA) is a SCA that uses the power consumption dependence on the processed data. Designers widely use differential logic styles with constant power consumption to protect devices against DPA. However, the right use of such circuits needs a fully symmetric structure and layout, and to remove any memory effect that could leak information. In this paper we propose improved low-power gates that provide excellent results against DPA attacks. Simulation-based DPA attacks on Sbox9 are used to validate the effectiveness of the proposals.Peer reviewe

Reducing bit flipping problems in SRAM physical unclonable functions for chip identification

Physical Unclonable functions (PUFs) have appeared as a promising solution to provide security in hardware. SRAM PUFs offer the advantage, over other PUF constructions, of reusing resources (memories) that already exist in many designs. However, their intrinsic noisy nature produces the so called bit flipping effect, which is a problem in circuit identification and secret key generation. The approaches reported to reduce this effect usually resort to the use of pre- and post-processing steps (such as Fuzzy Extractor structures combined with Error Correcting Codes), which increase the complexity of the system. This paper proposes a pre-processing step that reduces bit flipping problems without increasing the hardware complexity. The proposal has been verified experimentally with 90-nm SRAMs included in digital application specific integrated circuits (ASICs).Junta de Andalucía P08-TIC-03674Ministerio de Economía y Competitividad TEC2011-24319Comunidad Europea FP7-INFSO-ICT-24885

Design and evaluation of countermeasures against fault injection attacks and power side-channel leakage exploration for AES block cipher

Differential Fault Analysis (DFA) and Power Analysis (PA) attacks, have become the main methods for exploiting the vulnerabilities of physical implementations of block ciphers, currently used in a multitude of applications, such as the Advanced Encryption Standard (AES). In order to minimize these types of vulnerabilities, several mechanisms have been proposed to detect fault attacks. However, these mechanisms can have a signi cant cost, not fully covering the implementations against fault attacks or not taking into account the leakage of the information exploitable by the power analysis attacks. In this paper, four different approaches are proposed with the aim of protecting the AES block cipher against DFA. The proposed solutions are based on Hamming code and parity bits as signature generators for the internal state of the AES cipher. These allow to detect DFA exploitable faults, from bit to byte level. The proposed solutions have been applied to a T-box based AES block cipher implemented on Field Programmable Gate Array (FPGA). Experimental results suggest a fault coverage of 98.5% and 99.99% with an area penalty of 9% and 36% respectively, for the parity bit signature generators and a fault coverage of 100% with an area penalty of 18% and 42% respectively when Hamming code signature generator is used. In addition, none of the proposed countermeasures impose a frequency degradation, in respect to the unprotected cipher. The proposed work goes further in the evaluation of the proposed DFA countermeasures by evaluating the impact of these structures in terms of power side-channel. The obtained results suggest that no extra information leakage is produced that can be exploited by PA. Overall, the proposed DFA countermeasures provide a high fault coverage protection with a low cost in terms of area and power consumption and no PA security degradation

Automated experimental setup for EM cartography to enhance EM attacks

Side-channel attacks are a real threat, exploiting and revealing the secret data stored in our electronic devices just analyzing the leaked information of the cryptographic modules during their normal encryption/decryption operations. In this sense, electromagnetic attacks have been posed as one of the most powerful attacks, retrieving the secret information by analyzing the existing relation between the leaked electromagnetic radiation and the data being processed. These attacks are known as ElectroMagnetic (EM) attacks and a extremely critic point for their success is the EM probe positioning. In this paper, an automated experimental setup for EM cartography is described to enhance EM attacks and to help hardware designers to detect the possible information leakage flaws, as well as to determine the security level reached by the hardware implementations against EM attacks

ASIC-in-the-loop methodology for verification of piecewise affine controllers

This paper exposes a hardware-in-the-loop metho- dology to verify the performance of a programmable and confi- gurable application specific integrated circuit (ASIC) that imple- ments piecewise affine (PWA) controllers. The ASIC inserted into a printed circuit board (PCB) is connected to a logic analyzer that generates the input patterns to the ASIC (in particular, the values to program the memories, configuration parameters, and values of the input signals). The output provided by the ASIC is also taken by the logic analyzer. A Matlab program controls the logic analyzer to verify the PWA controller implemented by the ASIC in open-loop as well as in closed-loop configurations.Comunidad Europea FP7-INFSO-ICT-248858Gobierno Español TEC2011-24319Junta de Andalucía P08-TIC-0367

Diseño de circuitos integrados y seguridad de circuitos criptográficos frente a ataques

Muchos sistemas electrónicos incorporan dispositivos criptográficos que implementan algoritmos que cifran la información almacenada. Pero aun cuando los algoritmos sean muy seguros, estos dispositivos pueden llegar a revelar cierta información debido a su implementación física, mediante el empleo de los llamados ataques laterales. Estos ataques hacen uso de información obtenida durante del funcionamiento del circuito para obtener información sobre la clave utilizada. Por lo tanto, hay que cuidar la implementación física de los dispositivos criptográficos, para minimizar la posibilidad de pérdida de información mediante estos ataques. En nuestras líneas de investigación estamos trabajando en analizar la vulnerabilidad de implementaciones de circuitos criptográficos, fundamentalmente cifradores de clave privada, frente a ataques laterales pasivos y activos. Estos ataques obtienen información de la clave almacenada mediante la medida de magnitudes físicas como el consumo de potencia o la radiación electromagnética durante el funcionamiento del circuito o alterando las condiciones de funcionamiento para introducirles fallos y comparar las salidas sin y con fallos. En esta comunicación presentamos un breve resumen del estado del arte en los ataques laterales sobre implementaciones hardware de cifradores, algunos de los temas en los que estamos trabajando y algunos resultados obtenidos por nuestro grupo de investigación.Many electronic systems include devices that implement cryptographic algorithms that encrypt stored information. But even if the algorithms are very safe, these devices can reveal some information because of its physical implementation, through the use of so-called side channel attacks. These attacks make use of information obtained during the operation of the circuit to obtain information of the used key. Therefore, we must take care of the physical implementation of cryptographic devices to minimize the possibility of loss of information through these types of attacks. In our research we are working on analyzing the vulnerability of implementations of cryptographic circuits, mainly private key ciphers, against side channel attacks, passive and active. These attacks obtain key information stored by measuring physical quantities such as power consumption or electromagnetic radiation during operation of the circuit, or altering the operating conditions to introduce faults and compare the output with and without faults. In this paper we present a brief summary of the state of art of side channel attacks on ciphers hardware implementations, some of the topics we are working and some results obtained by our research group.Junta de Andalucía CRIPTO-BIO (Diseño Microelectrónico para Autenticación Cripto-Biométrica)Ministerio de Ciencia y Tecnología (España) P08-TIC3674, CITIES (Circuitos Integrados para transmisión de información especialmente segura)Ministerio de Economía y Competitividad (España) TEC2010-16870 y CESAR (Circuitos microelectrónicos seguros frente a ataques laterales) y TEC2013-45523-

Metodología de diseño para la detección de fallos en cifradores de bloques basada en códigos de Hamming

La inserción de fallos y en concreto los análisis diferenciales de fallos (Differential Fault Analysis – DFA) se han convertido en uno de los principales métodos para explotar las vulnerabilidades de los cifradores de bloque utilizados en multitud de aplicaciones. En este trabajo se presenta un nuevo esquema de protección basado en generar firmas de los registros internos utilizando códigos de Hamming. Esto permite cubrir un gran número de tipos de fallos, detectando tanto cambios a nivel de bit pares e impares, así como cambios a nivel de byte, los cuales son los fallos explotables por los DFAs. Como caso de estudio, el esquema presentado se ha aplicado al cifrador de bloque estándar Advanced Encryption Standard (AES) implementado utilizando T-boxes. Los resultados obtenidos sugieren un alto nivel de cobertura de fallos con un coste de consumo de recursos del 16% y sin ninguna penalización en la degradación de frecuencia.MCIN/AEI/ PID2020-116664RB-I00FEDER 2014-2020 and Consejería de Economía, Conocimiento, Empresas y Universidad de la Junta de Andalucía Project US- 1380823European Union’s Horizon 2020 / SPIRS (Secure Platform for ICT Systems Rooted at the Silicon Manfacturing Process) Project with Grant Agreement No. 95262

Diseño y evaluación de la seguridad de hardware criptográfico seguro (FPGA and ASIC) contra hackers que explotan información de canal lateral

Tradicionalmente, la seguridad en los dispositivos criptográficos estaba ligada exclusivamente a la fortaleza del algoritmo. El nivel de seguridad venía determinado por la formulación matemática y la longitud de la clave. Sin embargo, la implementación física de los circuitos criptográficos tiene fugas de información como pueden ser el consumo de potencia o la radiación electromagnética, que puede ser explotadas por potenciales hackers para revelar la clave secreta. Uno de los ataques más potentes es el que se basa en análisis del consumo de potencia, conocido como Differential Power Analysis (DPA) attack. El DPA utiliza la dependencia del consumo de potencia con los datos procesados para revelar información. Para proteger los circuitos criptográficos se utilizan ampliamente estilos de lógica diferencial con un consumo de potencia (casi) constante. En este trabajo se proponen diferentes metodologías de diseño de celdas diferenciales mediante la redistribución de la carga almacenada en los nodos internos, eliminando el efecto memoria que aparece como un agujero importante en la seguridad. Las celdas propuestas eliminan la carga residual en el circuito y simplifican la estructura de la celda. Para demostrar la ganancia en prestaciones, se han diseñado, implementado físicamente y caracterizado experimentalmente estas celdas en la tecnología de TSMC de 90nm. Los resultados experimentales muestran una reducción del 15% en el área, del 11% en el consumo de potencia y sin degradación en el retraso de las puertas propuestas. Para demostrar la mejora en seguridad, se han desarrollado ataques DPA basados en simulación.Proyecto de I+D+i PID2020-116664RB-I00MCIN/ AEI 10.13039/501100011033Programa Operativo FEDER 2014-2020 / Consejería de Economía, Conocimiento, Empresas y Universidad de la Junta de Andalucía proyecto US- 1380823SPIRS (Secure Platform for ICT Systems Rooted at the Silicon Manfacturing Process) / European Union’s Horizon 2020 Grant Agreement No. 95262

Sharing and promotion of exposure of real applications in electronic laboratories

El ciclo de mejora en el aula presentado en este capítulo se ha desarrollado en la asignatura de Acondicionamiento y Conversión de Señales del Grado de Ingeniería Electrónica Industrial impartido en la Escuela Politécnica Superior de la Universidad de Sevilla. El objetivo principal es fomentar la puesta en común al inicio de las sesiones presenciales de laboratorio, así como intentar acercar al alumno a aplicaciones reales de lo visto en las sesiones de prácticas a través de la impartición de seminarios. Con este ciclo de mejora se ha conseguido crear un ambiente distendido en las sesiones donde los alumnos han tomado un papel más activo y han podido intercambiar ideas e incluso se han retado a probar fenómenos/ comportamientos curiosos en las prácticas.The classroom improvement cycle presented in this chapter has been developed in the Signal Conditioning and Conversion subject of the Industrial Electronics Engineering Degree at the Escuela Politécnica Superior of the Universidad de Sevilla. The main objective is to encourage the sharing at the beginning of the laboratory sessions, as well as to try to bring the student closer to real applications of what was seen in the practical sessions through the delivery of seminars. With this improvement cycle we have managed to create a relaxed atmosphere in the sessions where students have taken a more active role and have been able to exchange ideas and have even challenged themselves to test curious phenomena/ behaviours in the practices